抄録/ポイント：
抄録/ポイント
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Full Particle-In-Cell(Full-PIC)法は,電気推進エンジンの一種であるホールスラスタの研究開発で用いられる数値シミュレーション手法である。Full-PIC法は,イオン・中性子・電子の全てを粒子として扱うため,粒子を流体モデルに近似させる他の手法と比べ高精度であるが,計算コストが高いことが知られている。宇宙航空研究開発機構(JAXA)が研究開発を進めるホールスラスタ用シミュレーション・コード(NSRU-Full-PIC)は,Full-PIC法を用いており,処理に膨大な時間を要することが問題である。NSRU-Full-PICにおいて,特に計算負荷の高い処理は割付処理である。割付処理は,粒子の情報をセル四隅へ割り付ける処理であり,Read After Write(RAW)ハザードを引き起こすために並列化を阻害する要因となる。本研究では,Altera社のミッドレンジSoC FPGAであるArria10SoCを複数用いたホールスラスタ・シミュレーション用マルチFPGAクラスタ構築の第一段階として,Altera社が提供するFPGA向けOpenCLベース高位合成環境であるAltera SDK for OpenCLを用いて,NSRU-Full-PICにおいて特に高負荷である割付処理をArria10SoCにオフロードし高速化を検討する。本実装では,RAWハザードを回避しつつ効率のよい処理を行うため,粒子がもつ情報をセル単位でリダクションの形でまとめてセル四隅へ割り付ける。オフロード結果をCPUでの実行結果と比較したところ,ARM Cortex-A9 1.5GHzと比較して最大で約11.4倍の高速化を達成し,Xeon E5-2667 0 2.9GHzと比較して最大で約2.1倍の高速化を達成した。(著者抄録)
