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J-GLOBAL ID：201702260450069663   整理番号：17A0400543

プロセス変動の下でのSRAMセルにおける抵抗性オープン欠陥を検出するためのハードウエア・ベースのアプローチの有効性【Powered by NICT】

Effectiveness of a hardware-based approach to detect resistive-open defects in SRAM cells under process variations

著者 (7件)： Gomez A.F. (National Institute for Astrophysics, Optics and Electronics-INAOE, Mexico) ,  Lavratti F. (Pontifical Catholic University of Rio Grande do Sul-PUCRS, Brazil) ,  Medeiros G. (Pontifical Catholic University of Rio Grande do Sul-PUCRS, Brazil) ,  Sartori M. (Pontifical Catholic University of Rio Grande do Sul-PUCRS, Brazil) ,  Poehls L. Bolzani (Pontifical Catholic University of Rio Grande do Sul-PUCRS, Brazil) ,  Champac V. (National Institute for Astrophysics, Optics and Electronics-INAOE, Mexico) ,  Vargas F. (Pontifical Catholic University of Rio Grande do Sul-PUCRS, Brazil)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 67  ページ： 150-158  発行年： 2016年 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： プロセス変動,テスト漏れの数を増加させるによりマスクされる可能性があるので,スタティックランダムアクセスメモリ(SRAM)における抵抗性オープン欠陥はサブミクロン技術における製造試験のための重要な課題である。抵抗性オープン欠陥を検出するための隣接SRAMセルの電流消費を比較するハードウェアベース試験方法の有効性を評価した。提案手法は検証し,その故障検出能力を異なる欠陥サイズを分析し,プロセス変動効果を考慮した。最後に,本論文では,プロセス変動効果の下で提案したハードウェアベースアプローチのための最小検出可能な抵抗性開路欠陥サイズの評価を提供する。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： 電流 ,  *SRAM ,  ハードウェア ,  故障検出 ,  製造試験 ,  開路
準シソーラス用語： ナノスケール ,  試験方法 ,  *プロセス変動 , 【Automatic Indexing@JST】

著者キーワード (4件)： ナノスケールSRAM ,  抵抗性オープン欠陥 ,  ハードウェアベースアプローチ ,  プロセス変動。

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： プロセス変動 ,  SRAM ,  セル ,  抵抗性 ,  欠陥 ,  ハードウエア ,  有効性