サブ10nmノードのための垂直積層ナノワイヤMOSFET:高度地形,装置,変動性,信頼性シミュレーション【Powered by NICT】

Karner M.; Baumgartner O.; Stanojevic Z.; Schanovsky F.; Strof G.; Kernstock C.; Karner H. W.; Rzepa G.; Grasset T.

文献

J-GLOBAL ID：201702264296745408 整理番号：17A0214330

サブ10nmノードのための垂直積層ナノワイヤMOSFET:高度地形,装置,変動性,信頼性シミュレーション【Powered by NICT】

Vertically stacked nanowire MOSFETs for sub-10nm nodes: Advanced topography, device, variability, and reliability simulations

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著者 (9件)： , , , , , , , ,
資料名：
巻： 2016 号： IEDM ページ： 30.7.1-30.7.4 発行年： 2016年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

高度シミュレーションのフレームワークを用いて,積層ナノワイヤトランジスタ(NW FETs)に基づいた最近のサブ10nm技術実証を解析した。研究は,(i)作製したデバイスを再現する現実的,トポグラフィーシミュレーション,(ii)サブバンドBoltzmann輸送方程式に基づくデバイスシミュレーション(iii)ゲートスタックのための散乱モデルの包括的集合,(iv)時間ゼロ変動とB TIデバイス劣化の物理モデルを包含する。(i)製造プロセスは同程度のFinFETに存在しない寄生容量を紹介し,(ii)素子性能は理想的なデバイスと比較してドレイン電流の50%まで減少させる界面電荷誘導Coulomb散乱により大きく影響される,(iii)デバイス時間ゼロ変動は,装置毎のドーパント原子のより低い量により増加する,(iv)デバイスは,同等のFinFETよりもB TIにより影響を受けることを見出した。技術経路発見とデバイス最適化のための物理学に基づくTCADを用いて,電流FinFET技術を凌駕する積層NW FETに必要な臨界改善を指摘することができた。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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トランジスタ

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