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J-GLOBAL ID：201702266151419550   整理番号：17A0362415

組合せ回路のための効率的な信頼性評価方法論【Powered by NICT】

Efficient reliability evaluation methodologies for combinational circuits

著者 (6件)： Cai Hao (Institut Mines-TELECOM, TELECOM-ParisTech, LTCI-CNRS 46 Rue Barrault, 75013 Paris, France) ,  Liu Kaikai (Institut Mines-TELECOM, TELECOM-ParisTech, LTCI-CNRS 46 Rue Barrault, 75013 Paris, France) ,  de Barros Naviner Lirida Alves (Institut Mines-TELECOM, TELECOM-ParisTech, LTCI-CNRS 46 Rue Barrault, 75013 Paris, France) ,  Wang You (Institut Mines-TELECOM, TELECOM-ParisTech, LTCI-CNRS 46 Rue Barrault, 75013 Paris, France) ,  Slimani Mariem (Institut Mines-TELECOM, TELECOM-ParisTech, LTCI-CNRS 46 Rue Barrault, 75013 Paris, France) ,  Naviner Jean-Francois (Institut Mines-TELECOM, TELECOM-ParisTech, LTCI-CNRS 46 Rue Barrault, 75013 Paris, France)
資料名： Microelectronics Reliability  (Microelectronics Reliability)
巻： 64  ページ： 19-25  発行年： 2016年 
JST資料番号： C0530A  ISSN： 0026-2714  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 信頼性評価方法論は,回路設計において重要になってきた。本論文では,確率的伝送行列(PTM),シミュレーション実行時間とメモリ使用量のペナルティによる組合せ回路の信頼性を正確に評価するためにゲートレベルアプローチであることが証明されているに焦点を当てた。効率を改善するために,従来のPTMに基づくいくつかの方法論を提案した。最適化PTM(ECPTMとして表示)に基づく効率的な計算法と回路の信頼性を計算するために開発された一般的なツールであり,実行時間とメモリ使用量改善を達成した。実験は,従来のPTM法と組み合わせた,提案したシミュレーション枠組によって,異なるベンチマーク回路を用いた計算実行時間とメモリ使用量の有意な減少を提供することができるかを示した。Copyright 2017 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【Powered by NICT】

シソーラス用語： シミュレーション ,  最適化 ,  回路設計 ,  記憶装置 ,  *組合せ回路 ,  転送行列 ,  ペナルティ ,  *信頼性
準シソーラス用語： *信頼性評価 ,  ベンチマーク回路 ,  回路信頼性 ,  実行時間 , 【Automatic Indexing@JST】

著者キーワード (3件)： 信頼性評価 ,  確率的伝達マトリックス ,  ディジタル回路

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 組合せ回路 ,  信頼性評価 ,  方法論