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J-GLOBAL ID：201702269172165229   整理番号：17A0238395

28nm RISC VプロセッサにおけるキャッシュV_min低減のための再プログラム可能な冗長性【Powered by NICT】

Reprogrammable redundancy for cache V_min reduction in a 28nm RISC-V processor

著者 (4件)： Zimmer Brian (Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley) ,  Chiu Pi-Feng (Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley) ,  Nikolic Borivoje (Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley) ,  Asanovic Krste (Dept. of Electrical Engineering and Computer Sciences, University of California, Berkeley)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2016  号： A-SSCC  ページ： 121-124  発行年： 2016年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 提示したプロセッサは,三建築技術ビットバイパス(BB),動的カラム冗長性(DCR),と線障害(LD)を用いてSRAMキャッシュV_minを低下させることは不全ビットセルを回避し,従ってプロセッサキャッシュにおける最大ビットセル故障率を増加させるための低オーバヘッド再プログラム可能な冗長性(RR)を用いた。28nmチップでは,25%減少し,2%の面積オーバヘッドと最小タイミングオーバヘッドで49%の電力低減をもたらしている1mb L2キャッシュのV_min。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： SRAM ,  *キャッシュメモリ ,  故障率 ,  *冗長性 ,  *演算プロセッサ
準シソーラス用語： 電力低減 , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  汎用演算制御装置  (JC04020N)

タイトルに関連する用語 (4件)： RISC ,  プロセッサ ,  キャッシュ ,  冗長性