3D回路設計レイアウトを用いた縦型FET素子の挑戦と機会【Powered by NICT】

Veloso A.; Huynh-Bao T.; Rosseel E.; Paraschiv V.; Devriendt K.; Vecchio E.; Delvaux C.; Chan B. T.; Ercken M.; Tao Z.; Li W.; Altamirano-Sanchez E.; Versluijs J. J.; Brus S.; Matagne P.; Waldron N.; Ryckaert J.; Mocuta D.; Collaert N.

文献

J-GLOBAL ID：201702284504949610 整理番号：17A0057837

3D回路設計レイアウトを用いた縦型FET素子の挑戦と機会【Powered by NICT】

Challenges and opportunities of vertical FET devices using 3D circuit design layouts

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著者 (19件)： , , , , , , , , , , , , , , , , , ,
資料名：
巻： 2016 号： S3S ページ： 1-3 発行年： 2016年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

ゲートオールアラウンド(GAA)配置の垂直ナノワイヤFETデバイス(VNWFETs),更なるCMOSスケーリングと増加した回路レイアウト効率を可能にする有望な機会を提供するについて報告した。横方向GAA NWFETで構築された細胞と比較して,それらは改善された読み出し書き込み安定性,より小さい最小動作電圧(Vmin),および低い待機漏れ電流値とSRAMビットセルは30%まで高密度可能にした。さらに,これらのデバイスの垂直積層もSRAM3Dスケーリングへの道を開き,ビット当たりSRAM面積を39%減少させるために,垂直方向におけるトランジスタの二レベルを可能にすることをここで示した設計であった。二つの垂直スタックVNWFETsは同じドーピングタイプ(n/nまたはp/p)であり,実装の低複雑性は無接合(JL)の概念を利用することとそのプロセスが簡単なこと,本研究で調べ,話題によっても可能である。Copyright 2017 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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半導体集積回路

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