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J-GLOBAL ID：200902196026427154   整理番号：02A0247356

Sub-50-nm CMOS技術と電源電圧最適化

Sub-50-nm Gate Length CMOS Technology and Supply-Voltage Optimization.

著者 (1件)： 若林整 (NEC シリコンシステム研)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 101  号： 571(SDM2001 205-212)  ページ： 1-6  発行年： 2002年01月21日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 高性能Snb-50-nm CMOSデバイスを急峻なHalo構...

シソーラス用語： CMOS構造 ,...
準シソーラス用語： Halo

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分類 (1件)： トランジスタ  (NC03070N)

引用文献 (11件)：

• TAUR, Yuan. 25 nm CMOS Design Considerations. IEDM Tech. Dig., 1998. 1998, 789-792
• YU, Bin. 50 nm Gate-Length CMOS Transistor with Super-Halo : Design, Process, and Reliability. IEDM Tech. Dig., 1999. 1999, 653-656
• MOMIYAMA, Y. Indium Tilted Channel Implantation Technology for 60 nm nMOSFET. VLSI Symp. Tech. Dig., 1999. 1999, 67-68
• FRANK, David J. Device scaling limits of Si MOSFETs and their application dependencies. Proceedings of the IEEE. 2001, 89, Issue 3, 259-288
• TAUR, Yuan. Fundamentals of Modern VLSI Devices. 1998

タイトルに関連する用語 (3件)： CMOS技術 ,  電源電圧 ,  最適化