位相ジッタ性能測定によるPLLに対するバックグラウンド最適化法

DOSHO Shiro; YANAGISAWA Naoshi; MATSUZAWA Akira

文献

J-GLOBAL ID：200902210957918731 整理番号：05A0424719

位相ジッタ性能測定によるPLLに対するバックグラウンド最適化法

A Background Optimization Method for PLL by Measuring Phase Jitter Performance

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資料名：
巻： 40 号： 4 ページ： 941-950 発行年： 2005年04月
JST資料番号： B0761A ISSN： 0018-9200 CODEN： IJSCBC 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

システムLSI用の位相同期ループ(PLL)は低電圧動作と高速...

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発振回路 , 集積回路一般

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