文献

J-GLOBAL ID：200902235262757217   整理番号：09A0118988

リングオシレータアレイによるゲート遅延ばらつきの評価とモデル化

Measurement and Modeling of Gate Delay Variability using Ring-Oscillator Array Circuit

著者 (5件)： 寺田晴彦 (京大 大学院情報学研究科) ,  土谷亮 (京大 大学院情報学研究科) ,  小林和淑 (京大 大学院情報学研究科) ,  小野寺秀俊 (京大 大学院情報学研究科) ,  小野寺秀俊 (JST-CREST)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2008  号： 7  ページ： 199-204  発行年： 2008年08月19日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本論文では,リングオシレータアレイの発振周波数を実測し,論理ゲート遅延のばらつきを評価する。素子ばらつきの顕在化により,ばらつきを考慮した統計的設計が注目されている。さまざまな手法が提案されている一方,実際にシリコン上でのばらつきがどのような性質をもち,それをどのようにモデル化すべきかについてはいまだ明確ではない。本稿では,実測結果から発振周波数のチップ内ばらつき,及びリングオシレータ内の各ゲート遅延のばらつきは,チップ上の位置によらずランダムに変動する成分が支配的であることを示す。ゲート1段あたりの遅延ばらつきは4.3%であった。また評価結果を踏まえ,実際のばらつきを精度良く表現し,遅延解析を行なうためのばらつきモデルを示す。(著者抄録)

シソーラス用語： *リング発振器 ,  遅れ ,  ゲート【半導体】 ,  *ゲート回路 ,  *遅延特性 ,  CAD【計算機】 ,  分散【variance】 ,  変動 ,  半導体チップ ,  精度
準シソーラス用語： *ゲート遅延 ,  ばらつき ,  ランダム変動 ,  *リングオシレータ

分類 (2件)： 発振回路  (NC05020Y) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (4件)： ゲート遅延 ,  ばらつき ,  評価 ,  モデル化