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J-GLOBAL ID：200902254919595080   整理番号：09A0118966

レイアウト規則性が回路性能とばらつきに及ぼす影響の評価

Effect of Regularity-Enhanced layout on Printability and Circuit Performance of Standard Cells

著者 (6件)： 砂川洋輝 (京大 大学院情報学研究科) ,  寺田晴彦 (京大 大学院情報学研究科) ,  土谷亮 (京大 大学院情報学研究科) ,  小林和淑 (京大 大学院情報学研究科) ,  小野寺秀俊 (京大 大学院情報学研究科) ,  小野寺秀俊 (JST-CREST)
資料名： 情報処理学会シンポジウム論文集  (情報処理学会ワークショップ論文集)
巻： 2008  号： 7  ページ： 67-72  発行年： 2008年08月19日 
JST資料番号： Y0978B  ISSN： 1344-0640  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年のLSI製造ばらつきの拡大により,DfM(製造容易化設計)の重要性が注目されている。DfMの手法の一つに,レイアウト構造に規則性を導入することが挙げられる。レイアウト規則性によりばらつきの抑制と歩留まりの向上が期待されるが,同時に面積や動作速度への影響も考慮する必要がある。本稿では規則性の導入が回路の性能とばらつきに与える影響を評価した。露光シミュレーションにより65nm,45nm世代で規則性導入によるばらつき低減効果を確認した。一方90nmプロセスでのテスト回路の実測では最大約4%の速度低下を確認した。(著者抄録)

シソーラス用語： *LSI【IC】 ,  *分散【variance】 ,  回路設計 ,  半導体プロセス ,  *レイアウト ,  CAD【計算機】 ,  規則 ,  歩留り ,  面積 ,  露光 ,  計算機シミュレーション ,  ナノメータ加工
準シソーラス用語： DFM ,  *製造ばらつき

分類 (3件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (5件)： レイアウト ,  規則性 ,  回路性能 ,  ばらつき ,  影響の評価