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J-GLOBAL ID：200902261073395003   整理番号：07A0337848

高速セトリング全デジタル位相同期ループ用直接参照フィードフォワード補償の解析と設計

Analysis and Design of Direct Reference Feed-Forward Compensation for Fast-Settling All-Digital Phase-Locked Loop

著者 (2件)： CHAIVIPAS Win (Tokyo Inst. of Technol., Tokyo, JPN) ,  MATSUZAWA Akira (Tokyo Inst. of Technol., Tokyo, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E90-C  号： 4  ページ： 793-801  発行年： 2007年04月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 全デジタル位相同期ループのセトリング時間短縮法を提案する。本...

シソーラス用語： *ディジタル集積回路 ,...
準シソーラス用語： セトリングタイム

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分類 (3件)： その他の電子回路  (NC05090X) ,  発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T)

引用文献 (9件)：

• KAJIWARA, A. A new PLL frequency synthesizer with high switching speed. IEEE Trans. Veh. Technol. 1992, 41, 4, 407-413
• STASZEWSKI, R. B. Phase-domain all-digital phase-locked loop. IEEE Trans. Circuits Syst. II. 2005, 52, 3, 159-163
• LEE, J. A low-noise fast-lock phase-locked loop with adaptive bandwidth control. IEEE J. Solid-State Circuits. 2000, 35, 8, 1137-1145
• HWANG, I. A digitally controlled phase-locked loop with fast locking scheme for clock synthesis. IEEE International Solid-State Circuits Conference, Feb. 2000. 2000, 168-169
• SHAHRUZ, S. M. A low-noise and fast-locking phase-locked loop. Proc. American Control Conference, June 2003. 2003, 3, 2407-2412

タイトルに関連する用語 (6件)： デジタル位相同期ループ ,  参照 ,  フィードフォワード ,  補償 ,  解析 ,  設計