特許
J-GLOBAL ID：200903017710248988
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-150687
公開番号（公開出願番号）：特開平7-022595
出願日： 1993年06月22日
公開日（公表日）： 1995年01月24日
要約：
【要約】【目的】 半導体装置の高集積化に伴って素子がさらに微細化された場合にも一定のキャパシタ容量を確保することが可能な半導体装置およびその製造方法を提供する。【構成】 キャパシタ下部電極21aの上方に層間絶縁膜24を介してキャパシタ下部電極31bをキャパシタ下部電極21aに重なるように形成する。
請求項（抜粋）：
半導体基板と、前記半導体基板上に形成され、所定領域に前記半導体基板に達する第1および第2の開口を有するその上部表面が平坦化された第1の層間絶縁膜と、前記第1の開口内で前記半導体基板に電気的に接触するとともに前記第1の開口内を充填するように形成された第1のプラグ電極と、前記第1の層間絶縁膜上に前記第1のプラグ電極と電気的に接続するように形成された第1のキャパシタ下部電極と、前記キャパシタ下部電極上に高誘電率材料よりなる第1の高誘電体膜を介して形成された第1のキャパシタ上部電極と、前記キャパシタ上部電極を覆うように形成され、前記第2の開口に通ずる第3の開口を有するその表面が平坦化された第2の層間絶縁膜と、前記第2の開口内で前記半導体基板に電気的に接触するとともに前記第2および第3の開口内を充填するように形成された第2のプラグ電極と、前記第2の層間絶縁膜上に前記第2のプラグ電極に電気的に接続するように形成された第2のキャパシタ下部電極と、前記第2のキャパシタ下部電極上に高誘電率材料よりなる第2の高誘電体膜を介して形成された第2のキャパシタ上部電極とを備えた、半導体装置。
IPC (3件)：
H01L 27/108
, H01L 21/822
, H01L 27/04
