特許

J-GLOBAL ID：200903032675329642

半導体記憶装置用薄膜キャパシタの製造方法および半導体記憶装置

発明者： 多留谷 政良 ,  山向 幹雄 ,  堀川 剛 ,  川原 孝昭 ,  山田 朗
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-322428
公開番号（公開出願番号）：特開2002-134716
出願日： 2000年10月23日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】 誘電体膜の成膜時に発生する下部電極表面のラフネスを抑制し、良好なリーク電流特性を有した半導体記憶装置用薄膜キャパシタの製造方法を提供する。【解決手段】 白金族金属元素のうちの一種類以上の元素が主成分として用いられた下部電極1を形成する第一の工程S1と、下部電極上に誘電体薄膜2を形成する第二の工程S2と、誘電体薄膜上に上部電極3を形成する第三の工程S3とを有する半導体記憶装置用薄膜キャパシタの製造方法において、第二の工程S2の前に、還元性ガス雰囲気中で下部電極1に対してアニールを施すアニール工程SBをさらに設ける。

請求項（抜粋）：

白金族金属元素のうちの一種類以上の元素が主成分として用いられた下部電極を形成する第一の工程と、上記下部電極上に誘電体薄膜を形成する第二の工程と、上記誘電体薄膜上に上部電極を形成する第三の工程とを有する半導体記憶装置用薄膜キャパシタの製造方法において、上記第二の工程の前に、非酸化性不活性ガス雰囲気中で上記下部電極に対してアニールを施すアニール工程をさらに設けたことを特徴とする半導体記憶装置用薄膜キャパシタの製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/105

FI (2件)：

H01L 27/10 651 ,  H01L 27/10 444 C

Fターム (6件)：

5F083GA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083PR33