特許
J-GLOBAL ID：200903096300159390
MIS型電界効果トランジスタ及び半導体装置
発明者：
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出願人/特許権者：
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代理人 (3件)：
藤本 昇
, 薬丸 誠一
, 中谷 寛昭
公報種別：公開公報
出願番号（国際出願番号）：特願2007-110095
公開番号（公開出願番号）：特開2008-270449
出願日： 2007年04月19日
公開日（公表日）： 2008年11月06日
要約：
【課題】 薄層構造に起因するソース・ドレイン領域の寄生抵抗を可及的に小さくすることができるMIS型電界効果トランジスタ及び半導体装置を提供する。【解決手段】 基板1上に備えさせた埋め込み絶縁部2上に配置され、高さHが幅Wよりも大きな半導体領域を活性領域として備え、活性領域の一部に、半導体と金属の化合物からなる層9を備えたMIS型電界効果トランジスタにおいて、化合物層9の下端に、活性領域を構成する半導体層10内に埋設された埋設部を備え、その埋設部の下端面9mが半導体層10の下端面よりも上方に位置する状態で埋設部を構成し、化合物層9が、活性領域の幅寸法よりも小さな幅を有する上端から下端までほぼ同一幅で延びる縦長状に構成され、活性領域の高さHと該化合物層の上端面から下端面までの高さHsとの関係が、0.66<(Hs/H)<1.0を満たすものである。【選択図】図3
請求項（抜粋）：
基板上に備えさせた絶縁部上に配置され、高さが幅よりも大きな半導体領域を活性領域として備え、前記活性領域の一部に、半導体と金属の化合物からなる層を備えた金属-絶縁層-半導体(MIS)型電界効果トランジスタにおいて、前記化合物層の下端に、前記活性領域を構成する半導体層内に埋設された埋設部を備え、その埋設部の下端面が前記半導体層の下端面よりも上方に位置する状態で該埋設部を構成したことを特徴とするMIS型電界効果トランジスタ。
IPC (2件)：
FI (3件)：
H01L29/78 618C
, H01L29/78 616S
, H01L21/28 301S
4M104AA01
, 4M104AA09
, 4M104BB20
, 4M104BB21
, 4M104BB25
, 4M104CC01
, 4M104DD84
, 4M104FF06
, 4M104GG09
, 4M104GG20
, 4M104HH16
, 5F110AA03
, 5F110CC10
, 5F110DD05
, 5F110DD13
, 5F110EE22
, 5F110GG02
, 5F110GG12
, 5F110GG22
, 5F110GG30
, 5F110HK05
, 5F110HK40
, 5F110HM02
