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J-GLOBAL ID:201802232427329838   整理番号:18A2013942

EDAツールを用いたAES回路から漏洩するサイドチャネル波形のSNRシミュレーション法の検討

Study on Signal-to-Noise Ratio Simulation of Side-Channel Traces Leaked from AES Circuit using EDA tool
著者 (4件):
資料名:
巻: 118  号: 273(ICD2018 39-47)  ページ: 1-5  発行年: 2018年10月22日 
JST資料番号: S0532B  ISSN: 0913-5685  資料種別: 会議録 (C)
記事区分: 短報  発行国: 日本 (JPN)  言語: 日本語 (JA)
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本研究では暗号機器のサイドチャネル攻撃への耐性評価手法として信号対雑音比(SNR)に基づく手法を研究している。これまでに実測したサイドチャネル波形からSNRを算出し,解読に必要な波形数を予測することが精度よく行えている。しかし数万,数十万波形といったサイドチャネル波形を測定し解析することは非常に手間がかかる。そこでこれまで行ってきた実測から求めたSNRによるサイドチャネル攻撃への耐性評価手法を基にシミュレーションを用いてSNRを算出し,耐性を評価する手法の検討を行った。本検討ではEDAツールによる消費電力シミュレーションを用いてサイドチャネル波形の算出を行った。そしてシミュレーション結果に対し相関電力解析を行い,実測結果と比較した。さらにMTDシミュレーションに向けてByte毎のSNRの調査を行った。結果として,本検討でのシミュレーション方法では精度不十分なByteもあったものの,特定のByteにおいては非常に高い精度でシミュレーションが行えた。(著者抄録)
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分類 (1件):
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符号理論 
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