特許
J-GLOBAL ID：201803000097972287
再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
山田 卓二
, 田中 光雄
, 川端 純市
公報種別：特許公報
出願番号（国際出願番号）：特願2015-532785
特許番号：特許第6297575号
出願日： 2014年07月29日
請求項（抜粋）：
【請求項1】 集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路に含まれる再構成可能な遅延回路であって、
入力信号を入力する入力ノードと、
出力信号を出力する出力ノードと、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第1の反転回路と、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第2の反転回路と、
前記電源電位と前記出力ノードの間において、前記第1の反転回路のプルアップ回路と直列に接続された第1のパストランジスタと、
前記グランド電位と前記出力ノードの間において、前記第1の反転回路のプルダウン回路とに直列に接続された第2のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルアップ回路の入力との間に直列に接続された第3のパストランジスタと、
前記入力ノードと前記第2の反転回路のプルダウン回路の入力との間に直列に接続された第4のパストランジスタと、を備え、
前記第1ないし第4のパストランジスタのゲートに印加する制御信号の組み合わせにより遅延特性が変更される、
ことを特徴とする遅延回路。
IPC (3件)：
H03K 5/134 ( 201 4.01)
, G01R 31/28 ( 200 6.01)
, H03K 19/173 ( 200 6.01)
H03K 5/134
, G01R 31/28 V
, H03K 19/173 130
