文献

J-GLOBAL ID：202402230146782307   整理番号：24A0314977

ゲート磁気結合方式を用いた駆動回路におけるゲート電圧振動抑制方法

Gate voltage oscillation suppression methods for gate drive circuits with gate-balancing core

著者 (6件)： 神田大毅 (東京工大) ,  石井一輝 (東京工大) ,  浦壁隆浩 (東京工大) ,  萩原誠 (東京工大) ,  糸川祐樹 (三菱電機) ,  檜垣優介 (三菱電機)
資料名： 電気学会研究会資料(Web)  (Papers of Technical Meeting, IEE Japan (Web))
号： EDD-23-026-037.039-044/SPC-23-209-220.222-227 電子デバイス研究会/半導体電力変換研究会  ページ： 19-24 (WEB ONLY)  発行年： 2023年10月23日 
JST資料番号： U2358A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： ゲート磁気結合方式は直列接続素子におけるゲート信号の伝送ずれを抑制できる。一方,本方法は電圧アンバランスを増加させるゲート電圧振動を引き起こす。本研究では,2つのゲート電圧振動抑制方法を直列接続の3.3kV/750ASiC-MOSFET/SiC-SBD素子に適用した。(翻訳著者抄録)

シソーラス用語： *固体素子 ,  *電子回路 ,  *電力変換 ,  *高周波変成器 ,  ゲート【半導体】 ,  振動 ,  信号 ,  MOSFET ,  *電子素子
準シソーラス用語： *電子デバイス ,  *高周波トランス ,  電圧振動 ,  ゲート信号

分類 (2件)： 固体デバイス一般  (NC03010Z) ,  電力変換器  (NB08030B)

引用文献 (3件)：

• C. Hu: “Optimal Doping Profile for Minimum Ohmic Resistance and High-Breakdown Voltage,” IEEE Trans. on Electron Devices, Vol. ED-26, No. 3, March 1979.
• K. Sasagawa, Y. Abe, and K. Matsuse: “Voltage-balancing method for IGBTs connected in series,” IEEE Trans. Ind. Appli., Vol. 40, No. 4, pp. 1025-1030 (2004).
• Tatsuya Nakanishi, Takahiro Urakabe, Makoto Hagiwara, Junichi Nakashima, Yusuke Higaki, and Takushi Jimichi, “Study on Driving Technique for Series-connected SiC-MOSFETs/SiC-SBDs Power Modules Using Gate-Magnetic-Coupling Method,” IEEJ-IAS, SPC-22-009, 2022.

タイトルに関連する用語 (5件)： ゲート ,  磁気結合 ,  駆動回路 ,  ゲート電圧 ,  振動抑制