特許

J-GLOBAL ID：202403005107376628

双安定回路および電子回路

発明者： 菅原 聡 ,  塩津 勇作
出願人/特許権者： 国立研究開発法人科学技術振興機構
代理人 (1件)： 片山 修平
公報種別：特許公報
出願番号（国際出願番号）：JP2021003224
特許番号：特許第7430425号
出願日： 2021年01月29日
請求項（抜粋）：

【請求項1】 ソースが電源線に接続され、ドレインが中間ノードに接続され、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、 ソースが前記中間ノードに接続され、ドレインが出力ノードに接続され、ゲートが前記入力ノードに接続された前記第1導電型のチャネルの第2FETと、 ソースおよびドレインの一方が前記中間ノードに接続され、前記ソースおよび前記ドレインの他方がバイアスノードに接続された第3FETと、 ソースおよびドレインの一方が前記出力ノードに接続され、前記ソースおよび前記ドレインの他方が制御線に接続された前記第1導電型と反対の第2導電型のチャネルの第4FETと、を各々備える第1インバータ回路および第2インバータ回路と、 前記第1インバータ回路の入力ノードおよび前記第2インバータ回路の出力ノードが接続された第1記憶ノードと、 前記第1インバータ回路の出力ノードおよび前記第2インバータ回路の入力ノードが接続された第2記憶ノードと、を備え、 前記第1インバータ回路および前記第2インバータ回路の第4FETのゲートはワード線に接続され、 前記第1インバータ回路の第3FETのゲートは、前記第1インバータ回路の入力ノード、出力ノード、前記第2インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続され、 前記第2インバータ回路の第3FETのゲートは、前記第2インバータ回路の入力ノード、出力ノード、前記第1インバータ回路の入力ノードおよび出力ノードのいずれか1つのノードに接続された双安定回路。

IPC (3件)：

G11C 11/412 ( 200 6.01) ,  H03K 3/356 ( 200 6.01) ,  H03K 3/3565 ( 200 6.01)

FI (3件)：

G11C 11/412 ,  H03K 3/356 B ,  H03K 3/356