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J-GLOBAL ID：200902002952229235   整理番号：87A0555007

ゲート長0.1μmの低温動作FETの設計と実験の方法

Design and experimental technology for 0.1-μm gate-length low-temperature operation FET’s.

著者 (9件)： SAI-HALASZ G A (IBM Thomas J. Watson Research Center, NY, USA) ,  WORDEMAN M R (IBM Thomas J. Watson Research Center, NY, USA) ,  KERN D P (IBM Thomas J. Watson Research Center, NY, USA) ,  GANIN E (IBM Thomas J. Watson Research Center, NY, USA) ,  RISHTON S (IBM Thomas J. Watson Research Center, NY, USA) ,  ZICHERMAN D S (IBM Thomas J. Watson Research Center, NY, USA) ,  SCHMID H (IBM Thomas J. Watson Research Center, NY, USA) ,  POLCARI M R (IBM Thomas J. Watson Research Center, NY, USA) ,  NG H Y (IBM Thomas J. Watson Research Center, NY, USA)
資料名： IEEE Electron Device Letters  (IEEE Electron Device Letters)
巻： 8  号： 10  ページ： 463-466  発行年： 1987年10月 
JST資料番号： B0344B  ISSN： 0741-3106  CODEN： EDLEDZ  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ゲート長が0.1μmの領域において現在のFET技術の適応性を...

シソーラス用語： ゲート【半導体】 ,...
準シソーラス用語： ゲート長

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分類 (2件)： トランジスタ  (NC03070N) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (5件)： ゲート長 ,  低温 ,  FET ,  設計 ,  実験