焼なましシミュレーションによるチップ配置のための並列アルゴリズム

DAREMA F; KIRKPATRICK S; NORTON V A

文献

J-GLOBAL ID：200902010950861123 整理番号：87A0537190

焼なましシミュレーションによるチップ配置のための並列アルゴリズム

Parallel algorithms for chip placement by simulated annealing.

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資料名：
巻： 31 号： 3 ページ： 391-402 発行年： 1987年05月
JST資料番号： D0061B ISSN： 0018-8646 CODEN： IBMJAE 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

分割メモリ型の並列計算機に適する回路パターンの配置のための改...

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記号処理 , 集積回路一般

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