文献

J-GLOBAL ID：200902021949835544   整理番号：86A0009489

サブns速度に対する差動分割水準CMOS論理

Differential split-level CMOS logic for subnanosecond speeds.

著者 (4件)： PFENNINGS L C M G (Philips, The Netherlands) ,  MOL W G J (Philips, The Netherlands) ,  BASTIAENS J J J (Philips, The Netherlands) ,  VAN DIJK J M F (Philips, The Netherlands)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 20  号： 5  ページ： 1050-1055  発行年： 1985年10月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 差動分割水準CMOS回路法で設計した複合論理ゲートでサブns...

シソーラス用語： 遅延特性 ,...
準シソーラス用語： チャネル長

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分類 (2件)： 論理回路  (NC05070B) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (5件)： サブ ,  差動 ,  水準 ,  CMOS ,  論理