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J-GLOBAL ID：200902113446165241   整理番号：98A0163557

TITAC-2:Scalable-Delay-Insensitiveモデルに基づく非同期32-ビット・マイクロプロセッサー

TITAC-2: An asynchronous 32-bit microprocessor based on Scalable-Delay-Insensitive model.

著者 (8件)： TAKAMURA A (Tokyo Inst. Technol., Tokyo, JPN) ,  KUWAKO M (Univ. Tokyo, Tokyo, JPN) ,  IMAI M (Univ. Tokyo, Tokyo, JPN) ,  FUJII T (Tokyo Inst. Technol., Tokyo, JPN) ,  OZAWA M (Tokyo Inst. Technol., Tokyo, JPN) ,  FUKASAKU I (Tokyo Inst. Technol., Tokyo, JPN) ,  UENO Y (Tokyo Inst. Technol., Tokyo, JPN) ,  NANYA T (Univ. Tokyo, Tokyo, JPN)
資料名： Proceedings. IEEE International Conference on Computer Design: VLSI in Computers & Processors  (Proceedings. IEEE International Conference on Computer Design: VLSI in Computers & Processors)
巻： 1997  ページ： 288-294  発行年： 1997年 
JST資料番号： D0858B  ISSN： 1063-6404  資料種別： 会議録 (C)
発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

タイトルに関連する用語 (4件)： モデル ,  非同期 ,  ビット ,  マイクロプロセッサー