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J-GLOBAL ID：200902113732290789   整理番号：98A0537583

DRAM/ロジック混載LSIの高オンチップ・メモリバンド巾を活用する動的可変ラインサイズ・キャッシュ方式の提案

Dynamically Variable Line-Size Caches Exploiting High On-Chip Memory Bandwidth of Merged DRAM/Logic LSIs.

著者 (3件)： 井上弘士 (九大 大学院) ,  甲斐康司 (九州システム情報技術研) ,  村上和彰 (九大 大学院)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 98  号： 25(CPSY98 11-26)  ページ： 109-116  発行年： 1998年04月24日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 我々は,DRAM/ロジック混載LSIにおける新しいキャッシュ...

シソーラス用語： *DRAM ,...

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分類 (1件)： 記憶方式  (JC02040V)

タイトルに関連する用語 (9件)： DRAM ,  ロジック ,  LSI ,  巾 ,  活用 ,  可変 ,  サイズ ,  キャッシュ ,  提案