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J-GLOBAL ID：200902126793734960   整理番号：96A0930002

サブミクロンASICのデータパス合成にたいするフロアプランに基づく方法

Synthesis and Verification of Hardware Design. A Floorplan Based Methodology for Data-Path Synthesis of Sub-Micron ASICs.

著者 (2件)： MOSHNYAGA V G (Kyoto Univ., Kyoto-shi, JPN) ,  TAMARU K (Kyoto Univ., Kyoto-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E79-D  号： 10  ページ： 1389-1395  発行年： 1996年10月 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： IC製造技術がサブミクロン以下の状態に達し,高速ASICシス...

シソーラス用語： ASIC ,...

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分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (24件)：

• WALKER, R. A Survey of High-Level Synthesis Systems. 1991
• OIE, M. Development time of 0.5μm LSI reduced to 2/3 as use of behavioral synthesis begins. Nikkei Microdevices. 1994, 7, 105-109
• SCHELTTLER, H. Processor chip desgin on submicron ASICs. Euro-ASIC '91. 58-62
• SAI-HALASZ, G. Performance trends in high-end processors. Proc. IEEE. 1995, 83, 1, 20-36
• WATTS. Submicron Integrated Circuits. 1989

タイトルに関連する用語 (4件)： サブ ,  ASIC ,  データパス ,  フロアプラン