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J-GLOBAL ID：200902128290064358   整理番号：00A0479753

トランジスタレイアウトおよびトレンチアイソレーション起因応力によるNMOSの駆動電流減少

NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress.

著者 (5件)： SCOTT G (Philips Semiconductors, CA) ,  LUTZE J (Philips Semiconductors, CA) ,  RUBIN M (Philips Semiconductors, CA) ,  NOURI F (Philips Semiconductors, CA) ,  MANLEY M (Philips Semiconductors, CA)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 1999  ページ： 827-830  発行年： 1999年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SOI CMOS超LSIでは基板浮遊効果制御が問題となる。こ...

シソーラス用語： *MOSFET ,...
準シソーラス用語： トレンチアイソレーション ,...

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分類 (3件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  CAD,CAM  (JE10000A)

タイトルに関連する用語 (6件)： トレンチ ,  アイソレーション ,  起因 ,  応力 ,  NMOS ,  駆動電流