文献

J-GLOBAL ID：200902148373953295   整理番号：97A0632186

ソース結合VCOと動的PFDを持った低電力622MHz CMOS位相同期ループ

A Low Power 622 MHz CMOS Phase-Locked Loop with Source Coupled VCO and Dynamic PFD.

著者 (4件)： YOSHIZAWA H (Kyushu UNiv., Fukuoka-shi, JPN) ,  TANIGUCHI K (Kyushu UNiv., Fukuoka-shi, JPN) ,  SHIRAHAMA H (Kyushu UNiv., Fukuoka-shi, JPN) ,  NAKASHI K (Kyushu UNiv., Fukuoka-shi, JPN)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Institute of Electronics, Information and Communication Engineers))
巻： E80-A  号： 6  ページ： 1015-1020  発行年： 1997年06月 
JST資料番号： F0699C  ISSN： 0916-8508  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 高速・低電力CMOS PLL(位相同期ループ)を実現するため...

シソーラス用語： 位相同期ループ ,...
準シソーラス用語： 省エネルギー

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分類 (1件)： その他の電子回路  (NC05090X)

引用文献 (8件)：

• NOTANI, H. A 622MHz CMOS phase-locked loop with precharge-type phase frequency detector. 1994 Symposium of VLSI circuits, Digest of Technical Papers. 1994, 129-130
• SHIRAHAMA, H. A new very fast pull-in PLL system with anti pseudo lock function. 1993 Symposium of VLSI circuits, Digest of Technical Papers. 1993, 75-76
• ALVAREZ, J. A wide-bandwidth low-voltage PLL for powerPCTM microprocessors. 1994 Symposium of VLSI circuits, Digest of Technical Papers. 1994, 37-38
• YOSHIZAWA, H. A low power phase frequency detector with dynamic structure. Proc. of the 1996 IEICE general conference. 1996, 284
• RAZABI, B. Design of Monolithic Phase-Locked Loops and Clock Recovery Circuits. 1996, 24-29

タイトルに関連する用語 (6件)： ソース ,  VCO ,  PFD ,  低電力 ,  CMOS ,  位相同期ループ