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J-GLOBAL ID：200902172310781999   整理番号：00A0157243

ダブルグローバル ビットラインペアを用いた2nsアクセス,285MHz,2ポート キャッシュマクロ

A 2-ns-Access, 285-MHz, Two-Port Cache Macro Using Double Global Bit-Line Pairs.

著者 (5件)： OSADA K (Hitachi, Ltd., Kokubunji-shi, JPN) ,  HIGUCHI H (Hitachi, Ltd., Kokubunji-shi, JPN) ,  ISHIBASHI K (Hitachi, Ltd., Kokubunji-shi, JPN) ,  HASHIMOTO N (Hitachi Ltd., Kodaira-shi, JPN) ,  SHIOZAWA K (Hitachi Ltd., Kodaira-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E83-C  号： 1  ページ： 109-114  発行年： 2000年01月25日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 0.35μm4層メタルCMOS技術を用いて16kB(512×...

シソーラス用語： CMOS構造 ,...

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分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (5件)：

• SILBURT, A. L. A 200 MHz 0.8μm BiCMOS modular memory family of DRAM and multiport SRAM. CICC Digest of Technical Papers. 1992, 7.2.1-7.2.3
• BRACERAS, G. A 250 MHz internal/66 MHz external 64 kB embedded virtual three-port cache SRAM. ISSCC Digest of Technical Papers. 1994, 262-263
• NAKASE, Y. A 300 MHz dual port graphics RAM using port swap architecture. ISSCC Digest of Technical Papers. 1997, 400-401
• KUSHIYAMA, N. A 295 MHz CMOS 1M (x256) embedded SRAM using bi-directional read/write shared sense amps and self-timed pulsed word-line drivers. ISSCC Digest of Technical Papers. 1995, 304-305
• GUO, R. A 500 MHz 1Mb on-chip cache design using multi-level bit line sensing scheme. VLSI Circ. Symp., Digest of Technical Papers. 1996, 130-131

タイトルに関連する用語 (4件)： グローバル ,  ビットライン ,  ポート ,  キャッシュ