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J-GLOBAL ID：200902195968988309   整理番号：94A0018655

標準のスキャン設計手法でのテスト容易性に対する遅延故障テスト生成と合成

Delay-Fault Test Generation and Synthesis for Testability Under a Standard Scan Design Methodology.

著者 (3件)： CHENG K-T (AT&T Bell Lab., NJ) ,  DEVADAS S (Massachusetts Inst. Technology, MA) ,  KEUTZER K (Synopsys, CA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 12  号： 8  ページ： 1217-1231  発行年： 1993年08月 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 順序回路に対し遅延テストを生成するために利用される色々な方法...

シソーラス用語： 順序回路 ,...
準シソーラス用語： 遅延故障

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (6件)： 標準 ,  スキャン ,  設計手法 ,  テスト容易性 ,  遅延故障 ,  テスト生成