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J-GLOBAL ID：200902202278036670   整理番号：08A0891737

非同期ビット直列アーキテクチャに基づくフィールドプログラマブルVLSIの評価

Evaluation of a Field-Programmable VLSI Based on an Asynchronous Bit-Serial Architecture

著者 (3件)： HARIYAMA Masanori (Tohoku Univ., Sendai-shi, JPN) ,  ISHIHARA Shota (Tohoku Univ., Sendai-shi, JPN) ,  KAMEYAMA Michitaka (Tohoku Univ., Sendai-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E91-C  号： 9  ページ： 1419-1426  発行年： 2008年09月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 消費電力を削減するため,フィールドプログラマブルゲートアレイ(FPGA)の新規の非同期アーキテクチャを提案した。従来型FPGAの動的消費電力の場合,FPGAは,高プログラミング能力を得るために複合スイッチブロックと多数のレジスターを有するため,スイッチブロックとクロック分布による消費電力が支配的であった。スイッチブロックとクロック分布の消費電力を削減するため,非同期ビット直列アーキテクチャを提案した。データ経路長に関係なく補正動作を保証するため,レベル符号化デユアル-レール符号化処理を用い,高面積効率の実現方法を提案した。90nm CMOS技術により,提案したフィールドプログラマブルVLSI(FPVLSI)を実現した。提案したFPVLSIの遅延と消費電力は各々,遅延低感度符号化で最も共通の符号化である4相デユアル-レール符号化の場合の61%と58%であった。(翻訳著者抄録)

シソーラス用語： *FPGA ,  *超LSI ,  *非同期回路 ,  電力消費 ,  電磁両立性 ,  CMOS構造 ,  遅延特性 ,  ルックアップテーブル ,  パイプライン演算 ,  *ネットワークアーキテクチャ ,  通信路符号化
準シソーラス用語： LEDR

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (13件)：

• GEORGE, V. The design of a low energy FPGA. Proc. 1999 International Symposium on Low Power Electronics and Design, California, USA, Aug. 1999, 188-193
• HAUCK, S. An FPGA for implementing asynchronous circuits. IEEE Design & Test. 1994, 11, 3, 60-69
• PAYNE, R. Asynchronous FPGA architectures. IEE Computers and Digital Techniques. 1996, 143, 5, 282-286
• MAHESWARAN, K. PGA-STC : Programmable gate array for implementing self-timed circuits. Int. J. Electron. 1998, 84, 3, 255-267
• TRAVER, C. Cell designs for self-timed FPGAs. Proc. 14th Annual IEEE International ASIC/SOC Conference, 2001. 2001, 175-179

タイトルに関連する用語 (6件)： 同期ビット ,  直列 ,  アーキテクチャ ,  フィールド ,  VLSI ,  評価