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J-GLOBAL ID：200902211711679637   整理番号：08A0360561

高性能キャッシュの変動トレランスおよび低電圧動作用8T-SRAM

An 8T-SRAM for Variability Tolerance and Low-Voltage Operation in High-Performance Caches

著者 (8件)： CHANG Leland (IBM T.J. Watson Res. Center, NY, USA) ,  MONTOYE Robert K. (IBM T.J. Watson Res. Center, NY, USA) ,  NAKAMURA Yutaka (IBM Global Engineering Serv., Kyoto, JPN) ,  BATSON Kevin A. (IBM Systems and Technol. Group, VT, USA) ,  EICKEMEYER Richard J. (IBM Systems and Technol. Group, MN, USA) ,  DENNARD Robert H. (IBM T.J. Watson Res. Center, NY, USA) ,  HAENSCH Wilfried (IBM T.J. Watson Res. Center, NY, USA) ,  JAMSEK Damir (IBM Austin Res. Lab, TX, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 43  号： 4  ページ： 956-963  発行年： 2008年04月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： SRAMセルの安定性はトランジスタ特性の均一性に依存するため,SRAMはデバイス変動に特に敏感である。6トランジスタ(6T)セル構成のSRAMでは,同一パスゲートデバイスをセルの読出しと書込みに共用するため,セルの読出し安定性とライタビリティを同時に最適化できず,変動トレランスは妥協せざるをえない。本稿では,高速SRAMキャッシュにおいて変動トレランスおよび低電圧動作を改善するために8Tセルを提案した。2つのトランジスタを追加して外乱フリーの読出しメカニズムをつくった。8T-SRAMは,6T-SRAMに比べて大きな面積ペナルティなしで設計できた。高性能32kbサブアレイを65nm PD-SOI CMOS技術により製作した。本サブアレイは1.2Vにおいて5.3GHzおよび0.41Vにおいて295MHzで動作した。

シソーラス用語： *キャッシュメモリ ,  *変動 ,  *耐性 ,  *SRAM ,  記憶素子 ,  擾乱 ,  部分 ,  CMOS構造 ,  SOI構造
準シソーラス用語： サブアレイ ,  メモリセル ,  外乱 ,  *低電圧

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 高性能 ,  キャッシュ ,  低電圧 ,  SRAM