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J-GLOBAL ID：200902213525650133   整理番号：08A1018980

バルクSi CMOS技術スケーリング方式としての順方向基板バイアス

Forward Body Biasing as a Bulk-Si CMOS Technology Scaling Strategy

著者 (7件)： HOKAZONO Akira (Univ. California at Berkeley, CA, USA) ,  HOKAZONO Akira (Toshiba Corp., Yokohama, JPN) ,  BALASUBRAMANIAN Sriram (Univ. California at Berkeley, CA, USA) ,  ISHIMARU Kazunari (Toshiba Corp., Yokohama, JPN) ,  ISHIUCHI Hidemi (Toshiba Corp., Yokohama, JPN) ,  HU Chenming (Univ. California at Berkeley, CA, USA) ,  LIU Tsu-Jae King (Univ. California at Berkeley, CA, USA)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 55  号： 10  ページ： 2657-2664  発行年： 2008年10月 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： アクティブ基板バイアスによる閾値(V_TH)制御は,ナノスケールバルクSi MOSFET技術のために必要である。本稿では,バルクSi CMOS技術スケーリング方式としての順方向基板バイアスを研究した。小空乏幅(X_DEP)は,深いスケールMOSFETのドレイン誘起障壁低下(DIBL)およびV_THロールオフの抑制のために必要である。順方向基板バイアス(V_F=0.6V)は,X_DEP減少およびV_TH低下を同時に許容する究極解を提供した。MOSFET性能を,勾配逆行性チャネルドーピングの順方向基板バイアスの下で最大化した。そしてそのようなチャネル分布は,同値のV_THを維持するとき,小さいX_DEPを許容した。これは,順方向基板バイアスのステップドーピングチャネル分布との組合わせは,従来のバルクSi CMOSFETのスケーリング限界を10nmゲート長MOSFETへ拡張することを示した。

シソーラス用語： *CMOS構造 ,  *スケーリング【計数】 ,  *バイアス ,  閾値 ,  空乏層 ,  MOSFET ,  ドレイン【半導体】 ,  チャネル ,  ドーピング ,  ナノ構造 ,  固体素子 ,  ケイ素
準シソーラス用語： Si ,  ナノスケール ,  ナノ素子 ,  基板バイアス

分類 (2件)： トランジスタ  (NC03070N) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (6件)： バルク ,  Si ,  CMOS技術 ,  スケーリング ,  順 ,  基板バイアス