文献

J-GLOBAL ID：200902213908179191   整理番号：08A0330626

プログラムフェーズの識別によるパイプラインステージ統合のための動的制御機構

A Dynamic Control Mechanism for Pipeline Stage Unification by Identifying Program Phases

著者 (4件)： YAO Jun (Kyoto Univ., Kyoto-shi, JPN) ,  MIWA Shinobu (Tokyo Univ. Agriculture and Technol., Koganei-shi, JPN) ,  SHIMADA Hajime (Kyoto Univ., Kyoto-shi, JPN) ,  TOMITA Shinji (Kyoto Univ., Kyoto-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E91-D  号： 4  ページ： 1010-1022  発行年： 2008年04月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 最近,幾つかのパイプラインレジスタを不活性化して迂回し,これにより浅いパイプラインを用いることによりモバイルプロセッサのエネルギー消費を削減するために,パイプラインステージ統合(pipeline stage unification:PSU)と呼ばれる手法が提案されている。これは,とくに将来のプロセス技術の下でのプロセッサにとってエネルギー効率のよい手法であるように設計されている。本稿では,プログラムフェーズ検出に基づいて適切な構成を動的に予測することができる,PSUコントローラのための機構を提示する。我々の結果は,設計された予測器は,SPEC CPU2000整数ベンチマークからの平均で84.0%のPSU degree予測精度を達成することができることを示した。複雑なクロックゲーティングを適用したのちでも,この動的制御機構により,PSUパイプラインを採用するプロセッサでは基礎のプロセッサに比べて11.4%のEnergy-Delay-Product(EDP)削減を得ることができる。(翻訳著者抄録)

シソーラス用語： *パイプライン処理 ,  *マイクロプロセッサ ,  エネルギー効率 ,  消費電力 ,  プログラム実行 ,  予測技法 ,  省エネルギー技術 ,  節約
準シソーラス用語： 省エネルギー ,  *パイプラインステージ統合

分類 (1件)： 制御方式  (JC02030K)

引用文献 (19件)：

• SHIMADA, H. Pipeline stage unification : A low-energy consumption technique for future mobile processors. Proc. 2003 International Symposium on Low Power Electronics and Design. 2003, 326-329
• KOPPANALIL, J. A case for dynamic pipeline scaling. Proc. 2002 International Conference on Compilers, Architecture, and Synthesis for Embedded Systems. 2002, 1-8
• HRISHIKESH, M. S. The optimal logic depth per pipeline stage is 6 to 8 FO4 inverter delays. Proc. 29th Annual International Symposium on Computer Architecture, 2002. 2002, 14-24
• SRINIVASAN, V. Optimizing pipelines for power and performance. Proc. 35th Annual ACM/IEEE International Symposium on Microarchitecture, 2002. 2002, 333-344
• SHIMADA, H. Power consumption reduction through combining pipeline stage unification and DVS. IPSJ Trans. Advanced Computing Systems. 2007, 48, 3, 75-87

タイトルに関連する用語 (6件)： フェーズ ,  識別 ,  パイプライン ,  ステージ ,  統合 ,  動的制御