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J-GLOBAL ID：200902218123206263   整理番号：09A0848908

45nm LP ディジタルCMOSによる1.1V50mW2.5GS/s 7b時間インタリーブ C-2C SAR ADC

A 1.1V 50mW 2.5GS/s 7b Time-Interleaved C-2C SAR ADC in 45nm LP Digital CMOS

著者 (5件)： ALPMAN Erkan (Intel, OR) ,  ALPMAN Erkan (Carnegie Mellon Univ., PA) ,  LAKDAWALA Hasnain (Intel, OR) ,  CARLEY L.Richard (Carnegie Mellon Univ., PA) ,  SOUMYANATH K. (Intel, OR)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2009  ページ： 83-85  発行年： 2009年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高速中位分解能ADCは,直列リンク,UWBおよびOFDMベース60GHz受信機のような高速通信システムに利用されている。複雑DSPおよび低電力制約により,ディジタルベースバンドは,高速ADCの課題に対して,低リーク電流,高閾値低電力 CMOSプロセスで設計される。これらの応用には,時間インターリーブ(TI) SAR ADCが適している。本稿では,TI C-2C SAR ADCを提供した。それは,1)低入力キャパシタンスによる小面積 C-2C SAR アーキテクチャ,3)バックグランドコンパレータオフセット較正と基数較正,および4)TI誤差を低減するための許容ADCベース利得を用いて高性能を達成した。

シソーラス用語： *AD変換 ,  *インタリーブ ,  *CMOS構造 ,  漏れ電流 ,  分解能 ,  OFDM ,  受信機 ,  広帯域 ,  通信方式 ,  ディジタル信号プロセッサ ,  閾値 ,  電圧 ,  コンパレータ ,  オフセット ,  *ベースバンド
準シソーラス用語： DSP【プロセッサ】 ,  UWB ,  リーク電流 ,  閾値電圧

分類 (1件)： AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (6件)： LP ,  ディジタル ,  CMOS ,  インタリーブ ,  SAR ,  ADC