文献

J-GLOBAL ID：200902222891629480   整理番号：04A0101153

論理セル組込みPLA(LCPLA):高面積効率2線アレイ論理アーキテクチャ

A Logic-Cell-Embedded PLA (LCPLA): An Area-Efficient Dual-Rail Array Logic Architecture

著者 (4件)： YAMAOKA H (Univ. Tokyo, Tokyo, JPN) ,  YOSHIDA H (Univ. Tokyo, Tokyo, JPN) ,  IKEDA M (Univ. Tokyo, Tokyo, JPN) ,  ASADA K (Univ. Tokyo, Tokyo, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E87-C  号： 2  ページ： 238-245  発行年： 2004年02月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 高い面積効率の2線アレイ論理アーキテクチャ,論理セル組込みプ...

シソーラス用語： 論理素子 ,...
準シソーラス用語： LCPLA

   続きはJDreamIII（有料）にて  {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=04A0101153&from=J-GLOBAL&jstjournalNo=L1370A") }}

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (13件)：

• POSLUSZNY, S. "Timing closure by design," a high frequency microprocessor design methodology. Pro. Design Automation Conf., 2000. 2000, 712-717
• POSLUSZNY, S. Design methodology for a 1.0 GHz microprocessor. Proc. IEEE Int. Conf. Computer Design, 1998. 1998, 17-23
• KHATRI, S. Cross-talk immune VLSI design using a network of PLAs embedded in a regular layout fabric. Proc. Int. Conf. Computer-Aided Design, 2000. 2000, 412-418
• YAMAOKA, H. A High-speed PLA using array logic circuits with latch sense amplifiers and a charge sharing scheme. Proc. IEEE Asia and South Pacific Design Automation Conf., 2001. 2001, 3-4
• WESTE, N. Principles of CMOS VLSI Design : A Systems Perspective. 1993

タイトルに関連する用語 (7件)： 論理セル ,  組込み ,  PLA ,  面積効率 ,  アレイ ,  論理 ,  アーキテクチャ