文献

J-GLOBAL ID：200902223386916056   整理番号：09A0658114

メモリ・デバイスにおける,仮想テストおよび設計-テスト間のリンクによるTAT短縮提案

Short TAT proposal with the virtual test and design-test linkage for memory device

著者 (1件)： 熊谷季久 (アドバンテスト)
資料名： Probo  (Probo)
号： 32  ページ： 37-42  発行年： 2009年06月11日 
JST資料番号： L1550A  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： メモリ・デバイスを市場に早急にリリースするために,設計-テスト間のリンクによるTAT短縮について説明する。今回紹介するCross Tester Conversionソフトウエアでは,テスト部署の試験プログラムを変換し,シミュレーション環境のテスト・ベンチを生成する。生成されたテスト・ベンチを設計部署のもつ仮想デバイスと接続して仮想テストを実施することで,実デバイス完成前に試験プログラムの検証を完了させてしまう事が可能になる。さらにその結果を設計部署で使用しているEDA環境のデータでフィードバックする事で,設計部署でテスト内容を迅速かつ正確かつ容易に判定する事が可能になり,必要な場合はデバイス設計に反映して対応する事も可能になる。最後に今後の課題として設計部署からのVCDファイルのデータをDBMファイルに変換するソフトウエアを実現することで,テスト・エンジニアの負担を軽減し,また設計部門のエンジニア自身が簡単に仮想テストを実施できるソフトウエア・システムについて述べる。(著者抄録)

シソーラス用語： *試験装置 ,  回路試験 ,  *集積回路メモリ ,  回路シミュレーション ,  シミュレータ ,  回路設計 ,  効率化 ,  仮想空間 ,  環境 ,  仮想環境 ,  改変

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (1件)：

• <ref-1>戸森貴弘, 高速なテスト・パターン変換を実現したCATVertの変換アルゴリズム, アドバンテスト Probo27号

タイトルに関連する用語 (6件)： 仮想 ,  テスト ,  設計 ,  リンク ,  TAT ,  提案