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J-GLOBAL ID：200902230086408080   整理番号：09A0404781

多面的クロッキングとISI/SSN-低減技術を用いた60nm 6Gb/s/pin GDDR5グラフィックスDRAM

A 60nm 6Gb/s/pin GDDR5 Graphics DRAM with Multifaceted Clocking and ISI/SSN-Reduction Techniques

著者 (26件)： BAE Seung-Jun (Samsung Electronics, Hwasung, KOR) ,  SOHN Young-Soo (Samsung Electronics, Hwasung, KOR) ,  PARK Kwang-Il (Samsung Electronics, Hwasung, KOR) ,  KIM Kyoung-Ho (Samsung Electronics, Hwasung, KOR) ,  CHUNG Dae-Hyun (Samsung Electronics, Hwasung, KOR) ,  KIM Jin-Gook (Samsung Electronics, Hwasung, KOR) ,  KIM Si-Hong (Samsung Electronics, Hwasung, KOR) ,  PARK Min-Sang (Samsung Electronics, Hwasung, KOR) ,  LEE Jae-Hyung (Samsung Electronics, Hwasung, KOR) ,  BANG Sam-Young (Samsung Electronics, Hwasung, KOR) ,  LEE Ho-Kyung (Samsung Electronics, Hwasung, KOR) ,  PARK In-Soo (Samsung Electronics, Hwasung, KOR) ,  KIM Jae-Sung (Samsung Electronics, Hwasung, KOR) ,  KIM Dae-Hyun (Samsung Electronics, Hwasung, KOR) ,  KIM Hye-Ran (Samsung Electronics, Hwasung, KOR) ,  SHIN Yong-Jae (Samsung Electronics, Hwasung, KOR) ,  PARK Cheol-Goo (Samsung Electronics, Hwasung, KOR) ,  MOON Gil-Shin (Samsung Electronics, Hwasung, KOR) ,  YEOM Ki-Woong (Samsung Electronics, Hwasung, KOR) ,  KIM Kang-Young (Samsung Electronics, Hwasung, KOR) ,  LEE Jae-Young (Samsung Electronics, Hwasung, KOR) ,  YANG Hyang-Ja (Samsung Electronics, Hwasung, KOR) ,  JANG Seong-Jin (Samsung Electronics, Hwasung, KOR) ,  CHOI Joo Sun (Samsung Electronics, Hwasung, KOR) ,  JUN Young-Hyun (Samsung Electronics, Hwasung, KOR) ,  KIM Kinam (Samsung Electronics, Hwasung, KOR)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2008 Vol.1  ページ： 278-279,613  発行年： 2008年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高速度グラフィックスの新しい標準規格GDDR5のためのDRAMのクロックジッタや信号完全性のような問題を研究した。60nm CMOSプロセスにより6Gb/s/pin 512Mb GDDR5グラフィックスDRAMを製作し,測定結果を示した。このDRAMでは,ISI/SSNを低減するために,データ符号化,スクランブリングおよびデータプリアンブルを加えることによりデータバス反転法を改良し,アイパターンを6Gb/sで32ps改良した。また,最小オーバヘッドを有する高速フィードバック1タップDFE受信機を提案,採用した。フィードバック遅れを低減するためにセンス増幅器の出力をフィードバックした。さらに,PLLオン/オフによるメモリ制御器の最適クロッキング構造の選択法も用いた。

シソーラス用語： *DRAM ,  同期信号 ,  符号間干渉 ,  半導体プロセス ,  ジッタ ,  完全性 ,  *コンピュータグラフィックス ,  *高速度 ,  ISO規格 ,  雑音低減
準シソーラス用語： CMOSプロセス ,  GDDR5 ,  ISI ,  SSN低減 ,  クロック信号 ,  国際標準規格 ,  信号完全性 ,  多面的クロッキング

分類 (3件)： 記憶装置  (JC04060F) ,  半導体集積回路  (NC03162T) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： クロッキング ,  ISI ,  SSN ,  グラフィックス ,  DRAM