文献

J-GLOBAL ID：200902231471008994   整理番号：09A0848822

新階段型STINチャネルLDMOSを有する0.15μmBiC-DMOS技術

0.15μm BiC-DMOS technology with novel Stepped-STI N-channel LDMOS

著者 (8件)： YANAGI Shinichiro (Renesas Technol. Corp., Hyogo, JPN) ,  KIMURA H. (Renesas Technol. Corp., Hyogo, JPN) ,  NITTA T. (Renesas Technol. Corp., Hyogo, JPN) ,  KUROI T. (Renesas Technol. Corp., Hyogo, JPN) ,  HATASAKO K. (Renesas Technol. Corp., Hyogo, JPN) ,  MAEGAWA S. (Renesas Technol. Corp., Hyogo, JPN) ,  ONISHI K. (Renesas Semiconductor Engineering Corp., Hyogo, JPN) ,  OTSU Y. (Renesas Semiconductor Engineering Corp., Hyogo, JPN)
資料名： Proceedings. International Symposium on Power Semiconductor Devices and ICs  (Proceedings. International Symposium on Power Semiconductor Devices and ICs)
巻： 21st  ページ： 80-83  発行年： 2009年 
JST資料番号： W1300A  ISSN： 1943-653X  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 自動車,音響および電力制御応用分野の要望に対応する新BiC-DMOS技術を開発した。本技術には45Vおよび65Vの高電圧素子を有する0.15μmCMOS技術プラットフォームを用いた。これまで,素子のオン抵抗の低減はおもに微細プロセス制御,たとえばシャロートレンチアイソレーション(STI)などにより実現されてきた。しかし,LDMOSのSTIの急峻な曲がりはソース側端の電流集中を引き起こし,素子の信頼性を劣化させた。この課題を解決するため,ここでは階段型STILDMOSを提案した。この階段型STIによりホットキャリア注入を大幅に低減できる事を示した。また,この低減効果をデバイスシミュレーシヨンを用いて解析し,Si/Si2界面の衝撃イオン化率が階段型STIで低下できることを明らかにした。また,階段型STI構造の信頼性が通常のSTI構造に比較して,動作寿命試験において50%改善する事をしめした。

シソーラス用語： *アイソレーション【IC】 ,  MOSFET ,  MOS構造 ,  BiCMOS ,  オン抵抗 ,  ホットキャリア ,  衝突イオン化 ,  信頼性 ,  寿命試験 ,  *階段形
準シソーラス用語： *BiCーDMOS ,  *LDMOS ,  *STI ,  衝撃イオン化

分類 (1件)： 金属-絶縁体-半導体構造  (BM03085X)

タイトルに関連する用語 (2件)： 階段型 ,  LDMOS