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J-GLOBAL ID：200902238362071290   整理番号：08A0360550

サブピコ秒ジッタ性能を達成するためのセルフスクランブリング時間ディジタル変換器を強化する高度ディジタルMDLLベースのクロック逓倍器

A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance

著者 (4件)： HELAL Belal M. (Massachusetts Inst. Technol., MA, USA) ,  STRAAYER Matthew Z. (Massachusetts Inst. Technol., MA, USA) ,  WEI Gu-Yeon (Harvard Univ., MA, USA) ,  PERROTT Michael H. (Massachusetts Inst. Technol., MA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 43  号： 4  ページ： 855-863  発行年： 2008年04月 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： クロック逓倍技術には位相同期ループ(PLL)回路が広く用いられているが,PLLのアナログ回路をディジタル設計フローに適合させることは簡単ではない。このため,PLLに代わるものとして逓倍位相同期ループ(MDLL)が最近導入されている。本稿では,MDLLで発生する確定ジッタの問題に焦点を合わせた。ゲーテッドリング発振器(GRO)に基づいた新時間ディジタル変換器(TDC)を用いた高度のディジタル化技術により,確定ジッタの低減を実現した。カスタムMDLLプロトタイプを2チップの0.13μm CMOS技術で製作した。プロトタイプは50MHz基準周波数を1.6GHzに逓倍し,ジッタ性能は928fs rmsであった。合計アクティブ面積は0.06mm²,コア電力は5.1mWであった。

シソーラス用語： ピコ秒 ,  *ジッタ ,  *時間 ,  *間隔 ,  *量子化 ,  *クロック ,  位相同期ループ ,  回路 ,  CMOS構造 ,  アナログ回路
準シソーラス用語： PLL【信号】 ,  サブピコ秒 ,  *マルチプライヤ ,  *時間ディジタル変換器

分類 (2件)： 周波数変換回路  (NC05030J) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (7件)： サブピコ秒 ,  ジッタ ,  時間ディジタル変換器 ,  強化 ,  ディジタル ,  クロック ,  逓倍器