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J-GLOBAL ID：200902242847434380   整理番号：09A0404823

45nm高K金属ゲートCMOS技術のダイナミック安定性強調と漏れ低減をした153Mb-SRAM設計

A 153Mb-SRAM Design with Dynamic Stability Enhancement and Leakage Reduction in 45nm High-κ Metal-Gate CMOS Technology

著者 (10件)： HAMZAOGLU Fatih (Intel, OR) ,  ZHANG Kevin (Intel, OR) ,  WANG Yih (Intel, OR) ,  AHN Hong Jo (Intel, OR) ,  BHATTACHARYA Uddalak (Intel, OR) ,  CHEN Zhanping (Intel, OR) ,  NG Yong-Gee (Intel, OR) ,  PAVLOV Andrei (Intel, OR) ,  SMITS Ken (Intel, CA) ,  BOHR Mark (Intel, OR)
資料名： Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)
巻： 2008 Vol.1  ページ： 376-377  発行年： 2008年 
JST資料番号： D0753A  ISSN： 0193-6530  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOSの線幅縮小によりダイ中のメモリ密度はますます増大しているが,素子の変動と漏れ電流はトランジスタの縮小と共に増大している。したがって,低電圧動作に対する適切な安定性の余裕を持ち,なおかつシステムの電力仕様に適合する低消費電力のSRAMを開発するのは困難性を増しつつある。この論文では,45nm高K金属ゲート技術で最適化した153Mb SRAMの設計について述べた。この設計では,低電圧動作と小面積,低消費電力を同時に実現するため,全集積化ダイナミックフォワードボディバイアスを採用した。以前に開発したダイナミック休眠設計を,オペアンプによるアクティブフィードバックとダイ上のプログラム可能基準電圧発生器で増強した。この新しい休眠設計はPVT変動の影響を低減し,さらに電力消費も低減した。この設計のSRAMは1.1Vで,3.5GHz以上の動作が可能であった。

シソーラス用語： *誘電体 ,  *SRAM ,  *半導体プロセス ,  次元縮小 ,  緻密化 ,  回路特性 ,  安定性 ,  漏れ電流 ,  *消費電力 ,  *ゲート【半導体】 ,  最適設計 ,  バイアス ,  演算増幅器 ,  電圧 ,  装置 ,  フィードバック ,  面積
準シソーラス用語： *CMOSプロセス ,  チップ面積 ,  ボディバイアス ,  基準電圧 ,  *金属ゲート ,  *高k誘電体 ,  高密度化 ,  *低電力 ,  発生器

分類 (3件)： 記憶装置  (JC04060F) ,  システム設計・解析  (IA02030D) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 金属ゲート ,  CMOS技術 ,  安定性 ,  漏れ ,  SRAM ,  設計