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J-GLOBAL ID：200902246917939048   整理番号：08A0852473

多重分割技法を用いた低位相雑音LC-VCOの設計空間探査

Design Space Exploration of Low-Phase-Noise LC-VCO Using Multiple-Divide Technique

著者 (4件)： HARA Shoichi (Tokyo Inst. Technol., Tokyo, JPN) ,  ITO Takeshi (Tokyo Inst. Technol., Tokyo, JPN) ,  OKADA Kenichi (Tokyo Inst. Technol., Tokyo, JPN) ,  MATSUZAWA Akira (Tokyo Inst. Technol., Tokyo, JPN)
資料名： IEEE International Symposium on Circuits and Systems  (IEEE International Symposium on Circuits and Systems)
巻： 2008 Vol.6  ページ： 1966-1969  発行年： 2008年 
JST資料番号： A0757A  ISSN： 0271-4302  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低位相雑音LC-VCOを実現するために,2,3,4での周波数分割器を用いた多重分割技法を提案し,シミュレーションにより多重分割VCOの設計空間を探索した。シミュレーションには,90nmのCMOSモデルパラメータを用いた。その結果,最適周波数範囲を6GHz-12GHzから1.5GHz-12GHzに拡張できることが分かった。提案の多重分割技法は低位相雑音,低電力消費,小レイアウト面積のLC-VOCを提供できる。

シソーラス用語： 多重化 ,  分割法 ,  *位相雑音 ,  *VCO【発振器】 ,  回路設計 ,  *周波数逓降 ,  計算機シミュレーション ,  CMOS構造 ,  パラメータ ,  マイクロ波 ,  電力消費 ,  配置設計 ,  雑音低減
準シソーラス用語： モデルパラメータ ,  レイアウト設計 ,  周波数分割

分類 (1件)： 発振回路  (NC05020Y)

タイトルに関連する用語 (6件)： 多重 ,  技法 ,  低位相雑音 ,  VCO ,  設計空間 ,  探査