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J-GLOBAL ID：200902247288040670   整理番号：05A0531432

埋め込み2入力論理セルによるデュアルレールPLAに対する性能駆動モジュールジェネレータ

A Performance Driven Module Generator for a Dual-Rail PLA with Embedded 2-Input Logic Cells

著者 (5件)： EKINCIEL Ulkuhan (Univ. Tokyo, Tokyo, JPN) ,  YAMAOKA Hiroaki (Univ. Tokyo, Tokyo, JPN) ,  YOSHIDA Hiroaki (Univ. Tokyo, Tokyo, JPN) ,  IKEDA Makoto (Univ. Tokyo, Tokyo, JPN) ,  ASADA Kunihiro (Univ. Tokyo, Tokyo, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E88-D  号： 6  ページ： 1159-1167  発行年： 2005年06月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,0.35μm CMOS技術に対する埋め込み2入力...

シソーラス用語： *PLD【IC】 ,...
準シソーラス用語： モジュールジェネレータ

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分類 (1件)： CAD,CAM  (JE10000A)

引用文献 (8件)：

• POSLUSZNY, S. Design methodology for a 1 GHz microprocessor. Proc. IEEE Int. Conf. On Computer Design : VLSI in Computers and Processor, 1998. 1998, 17-23
• POSLUSZNY, S. Timing closure by design. Proc. Design Automation Conf., 2000. 2000, 712-717
• HOFSTEE, H. P. Designing for a gigahertz. IEEE Micro. 1998, 18, 3, 66-74
• YAMAOKA, H. A logic-cell-embedded PLA (LCPLA) : An area efficient dual-rail array logic architecture. IEICE Trans. Electron., C. 2004, E87, 2, 238-245
• YOSHIDA, H. Logic synthesis for PLA with 2-input logic elements. Proc. International Symposium on Circuits and Systems (ISCAS), May 2002. 2002, 3, 373-376

タイトルに関連する用語 (7件)： 埋め込み ,  論理セル ,  デュアル ,  レール ,  PLA ,  モジュール ,  ジェネレータ