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J-GLOBAL ID：200902249327603728   整理番号：08A1150409

MIRA:多層オンチップ相互接続ルータのアーキテクチャ

MIRA: A Multi-Layered On-Chip Interconnect Router Architecture

著者 (7件)： PARK Dongkook (Pennsylvania State Univ., PA, USA) ,  EACHEMPATI Soumya (Pennsylvania State Univ., PA, USA) ,  DAS Reetuparna (Pennsylvania State Univ., PA, USA) ,  MISHRA Asit K. (Pennsylvania State Univ., PA, USA) ,  XIE Yuan (Pennsylvania State Univ., PA, USA) ,  VIJAYKRISHNAN N. (Pennsylvania State Univ., PA, USA) ,  DAS Chita R. (Pennsylvania State Univ., PA, USA)
資料名： Proceedings. Annual International Symposium on Computer Architecture  (Proceedings. Annual International Symposium on Computer Architecture)
巻： 35th  ページ： 251-261  発行年： 2008年 
JST資料番号： C0446B  ISSN： 1063-6897  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディープサブミクロンテクノロジーによるネットワークオンチップ(NoC)アーキテクチャでは,相互接続遅延問題が解決容易になるが,これまでの研究は2D NoC設計の研究に限定されており,3D集積の研究が求められている。これに対し本論文では,新しい多層オンチップ相互接続ルータアーキテクチャとして,MIRAの提案を行い,その設計詳細について論じた。3D NoCルータアーキテクチャに関しては,ベースライン3Dルータ(3DB),多層3Dルータアーキテクチャ(3DM)(入力バッファ,クロスバ,ルータ間リンク,ルーティング計算(RC)論理,仮想チャネル割当(VA)論理,スイッチ割当(SA)論理),について論じるとともに,それをさらに拡張した拡張型仮想3Dアーキテクチャ(3DM-E),設計メトリックスによる性能最適化とエネルギー挙動の解析を行った。ここでは2DB,3DB,3DM,3DM-Eなど6種類のアーキテクチャの詳細な性能評価実験を行い,シミュレーションを用いた遅延解析,電力解析,温度解析,などを行った。その結果,電力消費量最大42%の削減,平均遅延最大51%の改善,が人工的負荷により実現され,実負荷では上記値がそれぞれ67%,38%になることを述べた。

シソーラス用語： *ナノテクノロジー ,  *計算機網 ,  相互接続 ,  遅れ ,  三次元 ,  ネットワークアーキテクチャ ,  *ルータ【通信】 ,  性能評価 ,  計算機シミュレーション ,  計算機利用 ,  利用
準シソーラス用語： *ディープサブミクロンテクノロジー ,  *ネットワークオンチップ ,  通信遅延

分類 (3件)： 固体デバイス製造技術一般  (NC03030V) ,  計算機網  (JC03000K) ,  電話・データ通信・交換一般  (ND11010T)

タイトルに関連する用語 (5件)： 多層 ,  オンチップ ,  相互接続 ,  ルータ ,  アーキテクチャ