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J-GLOBAL ID:200902249395706640   整理番号:06A0629785

移植性の高い実行時間予測手法の設計と実装

Design and Implementation of Portable Execution Time Analysis Method
著者 (3件):
資料名:
巻: 2006  号: 88(ARC-169)  ページ: 127-132  発行年: 2006年07月31日 
JST資料番号: Z0031B  ISSN: 0919-6072  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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分類 (1件):
分類
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計算機システム開発 
引用文献 (16件):
  • HEALY, C. Bounding Loop Iterations for Timing Analysis. Proc. 4th Read-Time Technology and Applications Symp., 1998. 1998, 12-21
  • KIRNER, R. Transformation of Path Information for WCET Analysis during Compilation. Proc. 13th Euromicro International Conference on real-Time Systems, 2001. 2001, 29-36
  • LIM, S.-S. An Accurate Worst Case Timing Analysis for RISC Processors. IEEE Trans. Softw. Eng. 1995, 21, 7, 593-604
  • OTTOSSON, G. Worst-Case Execution Time Analysis for Modern Hardware Architectures. ACM SIGPLAN 1997 Workshop on Languages, Compilers, and Tools for Real-Time Systems (LCT-RTS'97). 1997
  • WHITE, R. T. Timing Analysis for Data Caches and Set-Associative Caches. RTAS '97 : Proceedings of the 3rd IEEE Real-Time Technology and Applications Symposium (RTAS '97), IEEE Computer Society. 1997, 192
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