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J-GLOBAL ID：200902254830464860   整理番号：08A0452356

high-k+メタルゲートトランジスタ,歪シリコン,9Cu相互接続層,193nmドライパターン形成,および100%Pbフリーパッケージングによる45nmロジック技術

A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging

著者 (40件)： MISTRY K. (Intel Corp., OR, USA) ,  ALLEN C. (Intel Corp., OR, USA) ,  AUTH C. (Intel Corp., OR, USA) ,  BEATTIE B. (Intel Corp., OR, USA) ,  BERGSTROM D. (Intel Corp., OR, USA) ,  BOST M. (Intel Corp., OR, USA) ,  BRAZIER M. (Intel Corp., OR, USA) ,  BUEHLER M. (Intel Corp., OR, USA) ,  CAPPELLANI A. (Intel Corp., OR, USA) ,  CHAU R. (Intel Corp., OR, USA) ,  CHOI C.-H. (Intel Corp., OR, USA) ,  DING G. (Intel Corp., OR, USA) ,  FISCHER K. (Intel Corp., OR, USA) ,  GHANI T. (Intel Corp., OR, USA) ,  GROVER R. (Intel Corp., OR, USA) ,  HAN W. (Intel Corp., OR, USA) ,  HANKEN D. (Intel Corp., OR, USA) ,  HATTENDORF M. (Intel Corp., OR, USA) ,  HE J. (Intel Corp., OR, USA) ,  HICKS J. (Intel Corp., OR, USA) ,  HUESSNER R. (Intel Corp., OR, USA) ,  INGERLY D. (Intel Corp., OR, USA) ,  JAIN P. (Intel Corp., OR, USA) ,  JAMES R. (Intel Corp., OR, USA) ,  JONG L. (Intel Corp., OR, USA) ,  JOSHI S. (Intel Corp., OR, USA) ,  KENYON C. (Intel Corp., OR, USA) ,  KUHN K. (Intel Corp., OR, USA) ,  LEE K. (Intel Corp., OR, USA) ,  LIU H. (Intel Corp., OR, USA) ,  MAIZ J. (Intel Corp., OR, USA) ,  MCINTYRE B. (Intel Corp., OR, USA) ,  MOON P. (Intel Corp., OR, USA) ,  NEIRYNCK J. (Intel Corp., OR, USA) ,  PAE S. (Intel Corp., OR, USA) ,  PARKER C. (Intel Corp., OR, USA) ,  PARSONS D. (Intel Corp., OR, USA) ,  PRASAD C. (Intel Corp., OR, USA) ,  PIPES L. (Intel Corp., OR, USA) ,  PRINCE M. (Intel Corp., OR, USA)
資料名： Technical Digest. International Electron Devices Meeting  (Technical Digest. International Electron Devices Meeting)
巻： 2007 Vol.1  ページ： 247-250  発行年： 2007年 
JST資料番号： C0829B  ISSN： 0163-1918  資料種別： 会議録 (C)
記事区分： 短報  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 40年以上前にMOSデバイスが登場して以来,SiO₂がトランジスタゲートとして使われ,Mooreの法則に従ったスケーリングが続いてきた。しかし,90nmノードと65nmノードではこれが困難になっている。これに対して,各種のhigh-k材料の検討がなされているが,課題が多い。本稿では,high-k+メタルゲート集積の課題を克服し,45nmノードでMooreの法則に従ったスケーリングを可能にした量産技術について報告した。この技術では,1.0nm EOTのhigh-kゲート誘電体膜,デュアルバンドエッジ仕事関数メタルゲートと第三世代歪シリコン技術を使っている。また,この技術では,トレンチコンタクトによる局所経路,9層銅配線とlow-k ILD,低コスト193nmドライパターン形成を使った。さらに鉛フリーパッケージングを行った。153Mb SRAMアレイで高性能と高信頼性を達成した。

シソーラス用語： *法則 ,  *スケーリング【計数】 ,  誘電材料 ,  ゲート【半導体】 ,  膜厚 ,  *誘電体薄膜 ,  トレンチカット【加工】 ,  配線 ,  パターン形成 ,  はんだ ,  SRAM ,  *超LSI ,  *半導体プロセス ,  ケイ素 ,  *格子歪
準シソーラス用語： EOT ,  high-k材料 ,  Mooreの法則 ,  メタルゲート ,  鉛フリーはんだ ,  銅配線 ,  歪シリコン ,  low-k材料

分類 (2件)： 半導体集積回路  (NC03162T) ,  固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (7件)： メタルゲート ,  トランジスタ ,  歪シリコン ,  接続層 ,  パターン形成 ,  パッケージング ,  ロジック