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J-GLOBAL ID：200902256893735840   整理番号：09A1230248

動的ALUカスケーディングを採用するための命令スケジューラ

An Instruction Scheduler for Dynamic ALU Cascading Adoption

著者 (6件)： YAO Jun (Kyoto Univ.) ,  OGATA Kosuke (Mitsubishi Electric Corp.) ,  SHIMADA Hajime (Kyoto Univ.) ,  MIWA Shinobu (Tokyo Univ. Agriculture and Technol.) ,  NAKASHIMA Hiroshi (Kyoto Univ.) ,  TOMITA Shinji (Kyoto Univ.)
資料名： 情報処理学会論文誌トランザクション(CD-ROM)  (情報処理学会論文誌 Computer Vision and Applications(CD-ROM))
巻： 2009  号： 1  ページ： KONPYUTINGUSHISUTEMU,VOL.2,NO.2,30-47  発行年： 2009年11月15日 
JST資料番号： L7379A  ISSN： 1882-7772  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 低負荷および低クロック周波数実行下におけるプロセッサのエネルギー消費量を削減するための解の候補は,供給電圧を変化させずにALUカスケーディングを用いることにある。このカスケーディング方式では,単一サイクルを用いて,それらの間に存在するデータ依存性関係を持つ複数のALU命令を実行し,それによって全体実行に必要なクロックサイクルを節約する。プロセッサのエネルギー消費は電力と実行時間の両者の積の結果であるため,ALUカスケーディングは,低周波数状況下で稼働するマイクロプロセッサにとってエネルギー最適化を支援することが期待される。現行のスーパスカラプロセッサの中でALUカスケーディングを実装するためには,それらの間にデータ依存性関係が存在するにも拘わらず,カスケーディング命令ペアを同時に起動することが要求される。さらに,命令スケジューラは正規のクロック周波数実行に対して標準的スケジューリングをサポートしなければならないため,ALUカスケーディングは低クロック周波数実行モード下においてのみ適用される。本論文では,大きなハードウェア実行を行うこと無しにALUカスケーディングの利用に対して追加的起動特徴を実行可能にする命令スケジューリング手法を提案した。提案スケジューラを用いれば,ベースライン実行と比較して,SPECint2000およびMediabenchのそれぞれにおいて平均IOC改善が3.7%,6.4%になった。ALUカスケーディングの計算量を調べるために,ALUカスケーディングを目的とした場合に要求される追加ハードウェアの遅延の評価も行った。(翻訳著者抄録)

シソーラス用語： *命令制御 ,  演算器 ,  依存性 ,  命令語 ,  クロック ,  マイクロプロセッサ ,  最適化 ,  実装設計 ,  ベンチマーク ,  計算量 ,  遅れ ,  *省エネルギー技術 ,  算術論理演算ユニット ,  測時機 ,  改変 ,  *節約
準シソーラス用語： *省エネルギー ,  ALU【プロセッサ】 ,  ALUカスケーディング ,  遅延 ,  *命令スケジューラ

分類 (2件)： 制御方式  (JC02030K) ,  エネルギー消費・省エネルギー  (LD01000B)

引用文献 (30件)：

• Sazeides, Y., Vassiliadis, S. and Smith, J. E.: The Performance Potential of Data Dependence Speculation & Collapsing, Proc.29th Annual Int. Symp. on Microarchitecture, pp. 238-247(1996).
• Sasaki, H., Kondo, M. and Nakamura, H.: Dynamic Instruction Cascading on GALS Microprocessor, Proc. Int. Workshop on Power and Timing Modeling, Optimization and Simulation 2005 (PATMOS 2005), Lecture Notes in Computer Science 3728, pp. 30-39(2005).
• Sasaki, H., Kondo, M. and Nakamura, H.: Dynamic Instruction Cascading on GALS Microprocessors (Japanese), IPSJ SIG Notes, 2005-ARC-164, pp. 67-72(2005).
• Kise, K., Katagiri, T., Honda, H. and Yuba, T.: A Super Instruction-Flow Architecture for High Performance and Low-Power Processors, Proc. Int. Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA’04), pp. 10-19(2004).
• Goshima, M., Nishino, K., Konishi, M., Nakashima, Y., Mori, S., Kitamura, H. and Tomita, S.: Evaluation of Matrix-based Out-of-Order Scheduling Schemes (Japanese), IPSJ Trans. High Performance Computing Systems, Vol.43, No. SIG 6 (HPS 5), pp. 13-23(2002).

タイトルに関連する用語 (4件)： ALU ,  採用 ,  命令 ,  スケジューラ