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J-GLOBAL ID：200902258135718431   整理番号：08A1056093

書き換え可能ハードウェアを用いた耐故障性能向上手法の研究

A study of a fault-tolerant system using TFT method

著者 (4件)： 金丸敦礼 (筑波大 大学院システム情報工学研究科) ,  川合浩之 (筑波大 大学院システム情報工学研究科) ,  山口佳樹 (筑波大 大学院システム情報工学研究科) ,  安永守利 (筑波大 大学院システム情報工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 108  号： 220(RECONF2008 23-37)  ページ： 81-86  発行年： 2008年09月18日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,書き換え可能ハードウェアであるFPGA(Field Programmable Gate Array)の部分回路再構成機能が拡充されたことで,この機能を応用した様々な技術(画像処理,暗号処理,低消費電力など)が提案されている。しかし,回路構造および配置を事前に決定できかつ設計された回路が高い規則性を持つ上記のような場合とは異なり,耐故障性能向上を目的とした場合は故障個所の特定を事前に行えない。このため,従来の部分回路再構成を適用した提案手法とは異なり,任意の位置にある多種多様な故障部位を動的かつ適切な場所に再配置する高い柔軟性が要求される。そこで著者らは,以上を実現する一手法としてFPGAを利用したタイルフォールトトレラント手法(TFT:Tile-based Fault Tolerant approach)を提案している。本稿ではTFTをXilinxのVirtex5シリーズおよびVirtex IIシリーズのFPGAを用いて実装し,本手法における有効性と改善点について議論する。(著者抄録)

シソーラス用語： *FPGA ,  *フォールトトレランス ,  再構成 ,  配置設計 ,  柔軟性 ,  実装設計 ,  システム評価 ,  故障 ,  障害回復 ,  タイリング
準シソーラス用語： ハードエラー ,  故障回復 ,  動的再配置 ,  部分回路再構成

分類 (2件)： 半導体集積回路  (NC03162T) ,  その他のディジタル計算機方式  (JC02050G)

引用文献 (9件)：

• 信頼性技術研究会編著. 電子技術者のための故障解析と対策ノウハウ. 2003
• TAM, S. Single Error Correction and Double Error Detection. 2006
• CARMICHAEL, C. Proton testing of seu mitigation methods for the virtex fpga. Proc. of Int'l Conf. on Military and Aerospace Programmable Logic Devices, September 2001. 2001
• CHEATHAM, J. A. A survey of fault tolerant methodologies for FPGAs. ACM Trans. Des. Autom. Electron. Syst. 2006, 11, 2, 501-533
• SHELDON, D. Integrated Qualification Strategies for FPGAs. IEEE MRQW'05. 2005

タイトルに関連する用語 (5件)： 書き換え可能 ,  ハードウェア ,  性能向上 ,  手法 ,  研究