文献

J-GLOBAL ID：200902263543639373   整理番号：08A0164223

低ビットコストで大容量な3次元構造のNAND型フラッシュメモリ

Bit-Cost Scalable Technology for Low-Cost and Ultrahigh-Density Flash Memory

著者 (3件)： 田中啓安 (東芝) ,  青地英明 (東芝) ,  仁田山晃寛 (東芝)
資料名： 東芝レビュー  (Toshiba Review)
巻： 63  号： 2  ページ： 28-31  発行年： 2008年02月01日 
JST資料番号： F0360A  ISSN： 0372-0462  CODEN： TORBA  資料種別： 逐次刊行物 (A)
記事区分： 解説  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 東芝は低ビットコストで製造できる大容量メモリを実現するため,...

シソーラス用語： *大容量メモリ ,...
準シソーラス用語： BiCS

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分類 (2件)： 集積回路一般  (NC03161C) ,  記憶装置  (JC04060F)

引用文献 (5件)：

• Tanaka, H.. et al. “Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”. VLSI Tech. IEEE. Kyoto, 2007-06, the Japan Society of Applied Physics and the IEEE Electron Devices Society. Japan, IEEE, 2007, p. 14-15.
• Li, F., et al. Evaluation of SiO₂, Antifuse in a 3D-OTP Memory. IEEE Trans. Dev. Mat. Rd.4, 3, 2004. p. 416-421.
• Back, I. Cr., et al. “Multi-layer Cross-point Binary Oxide Resistive Memory (OxRRAM) for Post-NAND Storage Application”. IEDM Tech. Dig. IEEE, Washington, 2005-12, Electron Device Society of IEEE. United States, IEEE, 2005, p. 769-772.
• Jung, S. M., et al. “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”. IEDM Tech. Dig. IEEE. San Francisco.2006-12, Electron Device Society of IEEE. United States. IEEE.2006. P. 37-40.
• Lai, E. K., et al. “A Multi-Layer Stackablc Thin-Film Transistor (TFT) NAND-Type Flash Memory”. IEDM Tech. Dig. IEEE. San Francisco.2006-12, Electron Device Society of IEEE. United States, IEEE, 2006, p. 41-44.

タイトルに関連する用語 (5件)： 低ビット ,  大容量 ,  3次元構造 ,  NAND ,  フラッシュメモリ