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J-GLOBAL ID：200902268509279009   整理番号：08A0833480

ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb),高速動作(100MHz),長リテンション(100ms)の実現

A Fully Logic-Process-Compatible, SESO-memory Cell with 0.1-FIT/Mb Soft Error, 100-MHz Random Cycle, and 100ms Retention

著者 (11件)： 亀代典史 (日立) ,  渡部隆夫 (日立) ,  石井智之 (日立) ,  峰利之 (日立) ,  佐野俊明 (ルネサス北日本セミコンダクタ) ,  伊部英史 (日立) ,  秋山悟 (日立) ,  柳沢一正 (ルネサス テクノロジ) ,  一法師隆志 (ルネサス テクノロジ) ,  岩松俊明 (ルネサス テクノロジ) ,  高橋保彦 (ルネサス テクノロジ)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 108  号： 140(ICD2008 38-58)  ページ： 47-51  発行年： 2008年07月10日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： SESO(Single Electron Shut-off)トランジスタのプロセスを見直し,ロジックプロセス互換性を実現した。90nmロジックプロセスにより,SESOメモリとして初めてアレイの試作・評価を行い,ソフトエラーのシミュレーションも行った。その結果,0.1FIT/Mbのソフトエラー,100MHzのランダムサイクル,100msのリテンション特性を確認した。また,書き込みを高速化するキャッシュ方式やSESOトランジスタを用いた論理回路用ダイナミックラッチ回路の検討も行った。(著者抄録)

シソーラス用語： *ソフトエラー ,  *記憶素子 ,  半導体プロセス ,  計算機シミュレーション ,  記憶装置 ,  高速化 ,  キャッシュメモリ ,  論理回路 ,  ラッチ回路 ,  *薄膜トランジスタ
準シソーラス用語： *SESOトランジスタ ,  SESOメモリ ,  TFT ,  ダイナミックラッチ回路 ,  *メモリセル ,  混載メモリ

分類 (3件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T) ,  トランジスタ  (NC03070N)

タイトルに関連する用語 (5件)： ロジック ,  プロセス ,  メモリセル ,  ソフトエラー ,  高速動作