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J-GLOBAL ID：200902271602503815   整理番号：04A0569855

複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上

Speed Improvement of FPGA by Mixing Multiple Gate Width Routing Switches

著者 (2件)： 松本洋平 (岡山大 大学院自然科学研究科) ,  正木亮 (岡山大 工)
資料名： 電子情報通信学会論文誌 A  (IEICE Transaction on Fundamentals of Electronics, Communications and Computer Sciences (Japan Edition))
巻： J87-A  号： 8  ページ： 1102-1110  発行年： 2004年08月01日 
JST資料番号： S0621A  ISSN： 0913-5707  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： FPGAはASICに比較して低速で,集積可能な論理規模が小さ...

シソーラス用語： *FPGA ,...

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分類 (1件)： 集積回路一般  (NC03161C)

引用文献 (11件)：

• BETZ, V. Circuit design, transistor sizing and wire layout of FPGA interconnect. Proc. CICC, 1999. 1999, 171-174
• CHANDRA, V. Simultaneous optimization of driving buffer and routing switch sizes in an FPGA using an iso-area approach. Proc. IEEE Intl. Symp. on VLSI, 2002. 2002, 35-40
• CONG, J. Optimal wiresizing under the distributed elmore delay model. Proc. Intl'l Conf. on CAD, 1993. 1993, 634-639
• BROWN, S. Field-Programmable Gate Arrays. 1992
• BETZ, V. Architecture and CAD for Deep-Submicron FPGAs. 1999

タイトルに関連する用語 (3件)： ゲート幅 ,  FPGA ,  動作速度