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J-GLOBAL ID:200902271602503815   整理番号:04A0569855

複数ゲート幅の配線スイッチの混在によるFPGAの動作速度向上

Speed Improvement of FPGA by Mixing Multiple Gate Width Routing Switches
著者 (2件):
資料名:
巻: J87-A  号:ページ: 1102-1110  発行年: 2004年08月01日 
JST資料番号: S0621A  ISSN: 0913-5707  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: 日本 (JPN)  言語: 日本語 (JA)
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FPGAはASICに比較して低速で,集積可能な論理規模が小さ...
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集積回路一般 
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