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J-GLOBAL ID：200902274575445807   整理番号：09A0650080

高速パターン認識システムのための動的な再構成手法の評価と比較

Evaluation of a High-speed Classification System using Dynamic and Partial Reconfiguration

著者 (3件)： 川合浩之 (筑波大) ,  山口佳樹 (筑波大) ,  安永守利 (筑波大)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 109  号： 26(RECONF2009 1-18)  ページ： 73-78  発行年： 2009年05月07日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 本論文では,既に提案されているDDI(Direct Data Implementation)を拡張し,新たにDynamic DDIという手法を提案する。DDIとはパターンデータを直接回路化し,それをFPGAなどの再構成可能ハードウェアに実装する手法である。Dynamic DDIの特徴は動的部分再構成が可能となること,そしてFPGAのみで構成されるオンチップシステムを構築することが可能であるということである。本研究では,Dynamic DDIを用いたプロトタイプシステムを構築し,その評価を行う。また,従来のDDIとの比較を行い,Dynamic DDIの有効性を示す。(著者抄録)

シソーラス用語： *パターン認識 ,  *再構成 ,  *FPGA ,  超小形回路技術 ,  プロトタイプ
準シソーラス用語： オンチップ ,  動的再構成

分類 (2件)： パターン認識  (JE07000S) ,  半導体集積回路  (NC03162T)

引用文献 (11件)：

• 樋口哲也. 進化型ハードウェア. 情報処理. 1999, 40, 8, 795-800
• YASUNAGA, M. Evolvable Sonar Spectrum Discrimination Chip Designed by Genetic Algorithm. Systems, Man and Cybernetics. 5, 585590
• YASUNAGA, M. The Kernel-based Pattern Recognition System Designed by Genetic Algorithms. IEICE Transaction on Information and Systems, D. 2001, E84-D, 11, 1528-1539
• KAWAI, H. An Adaptive Pattern Recognition Hardware with On-chip Shft Register-based Partial Reconfuguration. Proc. International Conference on Filed-Programmable Technology (ICFPT'08), December. 2008, 169-176
• SEKANINA, L. Design of the Special fast reconfigurable chip using common FPGAs. Proc. of Design and Diagnostics of Electronic Circuits and Systems, 2000. 2000, 161-168

タイトルに関連する用語 (4件)： パターン認識 ,  再構成 ,  手法 ,  評価